Verilog HDL 生成块 的问题,为什么直接循环不行?看了VERILOG的生成块那一节,没怎么看懂,然后上网搜了一下生成块的问题,结果搜出来一个人问的东西,但没人解答,求达人解答!//错误的程序 module try(out,i0,i1); parameter N=32; 中间声明变量省略掉,定义输出是out,输入是i0,i1 for（i=0;i
2019-05-30
Verilog HDL 生成块 的问题,为什么直接循环不行?
看了VERILOG的生成块那一节,没怎么看懂,然后上网搜了一下生成块的问题,结果搜出来一个人问的东西,但没人解答,求达人解答!
//错误的程序
module try(out,i0,i1);
parameter N=32;
中间声明变量省略掉,定义输出是out,输入是i0,i1
for（i=0;i
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你要按照功能来啊.generate本来就是用来构建逻辑的,你这个位置就是实例化.而单纯的for只是用来做循环.2个在一起就是循环构建逻辑.你只是单纯的for,编译器当然不知道你是要干嘛.而且for是不能直接出现在module下的.
你要按照功能来啊.generate本来就是用来构建逻辑的,你这个位置就是实例化.而单纯的for只是用来做循环.2个在一起就是循环构建逻辑.你只是单纯的for,编译器当然不知道你是要干嘛.而且for是不能直接出现在module下的.